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本系列一切演示实验均出自由东南大学汤勇明教授、张圣清教授与Xilinx大学计划经理陆佳华先生所编著的教材《搭建你的数字积木·数字电路与逻辑设计(Verilog HDL&Vivado版)》。此教材为教育部Xilinx公司产学协作专业综合变革重点支持项目，并作为Xilinx公司大学计划指定教材。 本书系统论述了数字电路与逻辑设计的理论、措施与理论技术。全书基于Verilog HDL与Vivado开发环境，共18章，详尽引见了如下内容： 逻辑设计与Vivado基础、布尔代数与Verilog HDL基础、组合逻辑电路设计基础、时序逻辑电路设计基础、有限状态机设计基础、逻辑设计工程技术基础、Vivado数字积木流程、串行通讯接口控制器、RAM接口控制器、字符点阵显现模块接口控制器、VGA接口控制器、数字图像采集、数字逻辑系统设计案例、单周期CPU设计案例、数字信号处置设计案例（FIR）、数字图像处置设计案例、大学生FPGA设计案例以及Xilinx资源导读。
为便于教员和宽广读者学习与入手理论，本书配套提供了教学课件、教学视频及程序代码等教学资源。本书合适作为普通高等院校电子信息类、电气信息类、自动化类专业的本科生教材，也可作为相关专业研讨生参考教材，并合适作为电子与电气工程技术范畴的科研工程技术人员的参考用书。 实验步骤 实验内容：本实验经过了解数码管显现原理和驱动措施，完成将数码管点亮并且显现十六位数字0-F。 实验原理：为了减少FPGA芯片的IO口运用数量，普通会采用分时复用的扫描显现计划中止数码管驱动。如下图所示，四位数码管并排在一同，再用4个IO口分别控制每个数码管的公共端，动态驱动每一个数码管，这样只需求用8个IO口就能够完成4个数码管的驱动。（如下图所示）
如下图所示，要数码管显现数字“3”，只需求电路数码管a、b、c、d、g段即可，对应的数码管二进制信号为“00001101”，4个公共端输出信号为“1110”。这种采用分时复用的方式轮番点亮数码管，同一时间只会点亮一个数码管。假如数码管扫描的速度足够快，人眼就分辨不出数码管是逐一点亮，以为4个数码管是同时亮的。
功用完成：经过本实验，完成将数码管点亮并能够显现0-F。 代码阐明：本实验代码中，scan_led_hex_disp.v为顶层文件，XDC.xdc为本实验的管脚约束文件。
实验操作： 本实验运用Vivado 2017.1 中止开发,开发界面如下。假如您未装置vivado，装置流程请点击这里。
2. 实验RTL视图：
3.代码综合后效果图：
4. 代码完成后效果图：
细致vivado步骤请参看之前的微信文章，文章链接请点击这里。 考证阐明：将代码下载到开发板后，经过拨动开关SW0-SW15，数码管显现每4个开关状态对应的16进制数。 实验效果图：
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