|
”是说芯语”已陪伴您1479天
作者 ｜郭海惟 邮箱 ｜guohaiwei@pingwest.com 2022年12月，91岁的台积电开创人张忠谋站在亚利桑那州凤凰城的巨型工厂前，而台下是这个星球最有权力的半导体决策者们——苹果CEO库克、英伟达开创人黄仁勋、AMD董事长苏姿丰、美光CEO梅洛特拉、阿斯麦CEO维尼克。当然，还有年过80岁的美国总统拜登。 这里的每一个人单独拎出来，大约都能够给摩尔定律改上几个参数。但他们齐聚一堂，却是为了台积电3纳米的晶圆厂。2014年以后，美国本土顶级晶圆厂展开（主要是英特尔）不时掉队。而台积电则被以为将会是目前最高端的晶圆制造商，具有最先进的制程和抢先的良率。 众人开心，唯独张忠谋很忧伤。 他明白这大约是台湾地域半导体最高光的瞬间，却也是最黯然的时辰。他短暂回想了台积电与美国的历史，然后喃喃吐出了一个名句，“全球化简直曾经死了，至少有那么一段时间，它们不会再回来。” 这句话像是说给自己听的，同样也像是说给台湾地域民众听的。 这场“大搬运”在台湾地域内部引发了一系列的负面反响，批判台积电“叛变”，改名“美积电”的声音不绝于耳。因而，台积电相关人士被迫出来重复“廓清”，表示台积电依然会把最先进的制程工艺留在岛内： 1纳米工艺肯定落地新竹龙潭园区，总投资或将超320亿美圆。
图源：网络 台湾民众听完心稍安了，有网友简单朴素地换算了一下： ∵ 1纳米等于3纳米的三分之一 ∴ 台积电的才干是美积电才干的三倍 ∴ 台积电依然是台湾的自豪 但关于更多的人来说，1纳米制程自身就是一个令人疑惑的概念。 从微观极限的角度来看：硅原子的直径不到0.12nm，1纳米工艺意味着8.5个硅原子的大小。思索我们的芯片工艺和算法才干谈不上“量子计算机”的水平，更处置不了在量子层面的种种反牛顿力学的工程问题，如此小的工艺足以让人吃惊了。 那么请问台积电消费的1纳米、3纳米、5纳米、10纳米工艺的芯片，到底是芯片上的哪一个部分呢？ 答案是：无。 10纳米芯片的实践制程（最小金属间距）大约在40纳米左右；5纳米芯片的最小金属间距大约为30纳米；3纳米芯片的则大约为22纳米。 1纳米的芯片只存在于高校的实验室里，并且在短期内都不会出往常任何晶圆工厂中。 2019年台积电研发担任人、技术研讨副总经理黄汉森在一次论坛中做出了这样的招认表态：“往常描画工艺水平的XX纳米说法曾经不科学了……制程节点曾经变成了一种营销游戏，与科技自身的特性没什么关系了。” 关于台积电来说，这是一场营销游戏；但关于消费者来说，这更像是一种共谋的“骗局”。 纳米制程：世纪乌龙定名 要弄分明黄汉森会这么说，我们还要回到芯片结构说起： 一个典型的晶体管其实分为三个单元，源级（Source-可了解为电流入口）、漏极（Drain-可了解为电流的出口）、栅极（Gate-可了解为开关-此概念将重复在文中呈现）。栅极的开合，决议了电流能否经过，也就输出了所谓的0-1信号。 晶体管的“开关”实践上控制了0和1的信号输出，且栅极在很大水平上决议了这个晶体管的性能——栅极越短，晶体管开关的速度自然也就越快。 更重要的是，在早期晶体管的展开过程中，人们发现栅极的尺寸与晶体管密度的数据展开进程是高度吻合、呈现等比例缩放的。 于是在上个世纪70年代开端，人们便应用栅极的尺寸来命名制程的大小。 而以纳米来权衡制程，能够让大众更分明地知道技术展开的进程。同时，行业也应用这个制程向公众传送一种“技术审美”：制程越小、代表芯片越先进。 一方面，摩尔定律规则芯片晶体管密度18个月要提升一倍、价钱降落一半，这简直只能经过降低制程来完成；另一方面，晶体管的快速增长会带来严重的功耗问题，也需求经过降低制程，来减少单个晶体管所需的电压。 否则，有人以为，假如沿着晶体管密度的线路展开，芯片的能耗密度将超越火箭发射器 [10]，完成真正的“为发烧而生”。 因而，单个晶体管的大小在当时成为了决议晶体管密度最重要的指标之一，在很大水平上能够决议晶体管的性能。 既然，晶体管大小决议了晶体管密度，而栅极又与晶体管大小高度相关。那么，用栅极大小来命名制程节点，似乎也没有什么问题。 但Bug却还是出在了对摩尔定律的崇拜上。 当时人们在用栅极来权衡芯片制程展开的同时，居然还用摩尔定律“倒推”了一张栅极制程的迭代表格…… 既然依据摩尔定律，芯片每一代的晶体管密度要提升一倍，那么对应晶体管的二维面积就要减少一倍，那么一维长度大约就要缩减成上一代的0.7倍。 于是，一张基于摩尔定律的、乌托邦普通规整的制程节点表，就这么降生了。 每一代制程都“精确地”比上一代减少0.7倍，表格长度从3000纳米不时排到了0.9纳米…… 图源：wikichip 这种“换算”的益处在于，它像一个自然的OKR——他将摩尔定律这个Objectives，落实成为了一个简单可量化的Key Results。在一定时间内，它也的确指引了芯片工艺的方向，似乎只需我们不时减少制程长度，就能够抵达摩尔给人类描画的技术彼岸。 但这种过于理想化的技术想象，却客观上疏忽了长期的技术变更。 最终历史证明，“栅极宽度与制程等比例变更”，“制程与晶体管密度等比例变更”，这两个最重要的同步性预测，其实只是上个世纪70-90年代的短暂产物。 破产 在90年代后，这种耦合就开端走向了破产。 [1] 既然栅极是中心部件，那么随着芯片工艺的持续改进，厂商开端给栅极更多的优先级。他们采用更好的资料、以至加高栅极的高度等等措施，来抵达更窄的宽度，进而提升晶体管的响应速度 [1]。栅极的减少速度开端抢先于整体单元的减少速度。于是，等式被突破了，制程节点开端失效了。 一开端，栅极的减少自然抢先于制程节点： 在130纳米制程的时分，栅极的实践尺寸其实只需70纳米左右了，简直抢先了纳米制程命名一倍左右。不外，既然栅极与单位整体不成比例，跳过阶段去命名芯片制程，多少就显得有点不讲武德、违犯祖训了。再加之晶体管自身的展开速度还是大致因循了摩尔定律的预测，所以人们也还是沿用了此前的制程命名方式。
图源：ieee spectrum [1] 但人类不可能永远以几何级的速度去完成芯片制程的减少，过薄的栅极会带来各种各样的工程学难题，好比“漏电”。制程变短带来的短沟道效应，会直接影响芯片的稳定性、功耗和寿命。于是，栅极制程的展开逐步迟缓下来，与制程节点开端逐步靠拢。 这意味着人类必须重新思索芯片的设计架构，才干继续推进摩尔定律的历史进程。 如图所示，制程命名与栅极宽度的交叉点发作在2012年。 那一年英特尔彻底改动了传统的源级（Source）-栅极（Gate）-漏极（Drain）的平面结构（Planar），转而采用了下图右侧的FinFET鳍式场效应晶体管，经过参与鱼鳍Fin来辅佐栅极进步性能。 这种结构的转变，也意味着芯片开端更多地从平面结构方式，转向3D、平面的设计思绪 [11]。当横向展开受挫的时分，晶圆厂开端比以往更多地向“天空”寻觅空间。
图源：LamResearch 你以至能够说，在22纳米以前的芯片原本就是“低垂的果实”。而往常，在资料物理学上没有飞跃的状况下，每一次向更低制程的“拱卒”，都需求耗费工程师头上更多的头发。 好音讯是，摩尔定律还在苟延残喘；坏音讯是，设计驱动似乎会变得越来越密集。 Planar结构用了二十多年，从3000纳米不时用到22纳米；FinFET结构用了10年，从22纳米不时到3纳米。尔后，FinFET构培育逐步无法继续提供足够好的静电控制了，又需求在结构上进一步更新 [3]。 GAA（全环绕栅极）被以为是下一代的技术道路。 例如在“3纳米”工艺上，三星就官宣了其全新的结构计划：MBCFET（多桥通道场效应晶体管multi-bridge-channel field-effect transistor）。而台积电方面估量会在“2纳米”工程中导入新的GAA结构计划 [4]。 而GAA也不会是历史的终点。东京电子此前的一份讲演中，就直观地展示出了其对芯片结构变更的可能性。GAA可能只会主导几代芯片，更强悍的制造工艺将会是CFET（Complementary FET，互补场效应晶体管），应用3D堆叠器件中止芯片制造，或许将主导“1纳米”以下的制程开发 [12]。
图源：东京电子 从结构图来看，新的3D工艺就像是在平面上盖楼，来维持摩尔定律的增长。这将是一座雄伟的宫殿，栅极再不可能有曾经的参照系位置。实践上，以台积电和三星的制程数据为例，其10纳米芯片的栅极宽度大致在66－68纳米；3纳米芯片，大致在40－45纳米。 如上图所示，研讨机构也转而运用了金属半截距作为参照。在3纳米之后的每一次技术迭代，晶体管半截距大约就只能进步2纳米左右。但命名系统依然遵照了摩尔定律的命名方式，以0.7倍几何级速度，头也不回地一代代迭代下去。 于是我们就呈现了一个悖论： 晶圆厂在做一项夸大的人类雕琢活动，而这种复杂的结构恰恰是由于人类无法很好地驾驭原子层面的工艺，所以需求另辟蹊径才干满足摩尔定律。但摩尔定律的制程表，却还在不时强调极短制程的重要性。 摩尔定律在嘲讽摩尔定律。 在5纳米时期，制程差别大约是5.6倍；而到了7埃米时，制程差别大约会到17倍。
图源：台积电官网 异化 严厉来说，从90年代开端，以纳米命名制程节点的方式曾经破产了30年了。从5纳米到3纳米，就像iPhone13到14一样，仅仅只是用于技术代际分辨的营销意义，没有任何实指的工程学意义。 假如一定要牵扯上什么关系的话，那也只能是： 这颗芯片的性能相当于，假定我们能在Planar结构中造出0.8纳米制程的芯片、且没有微观量子找省事的状况下，该有的性能。 这大约要等到上帝把宇宙的代码开源以后了。 从理论上来说，目前这种制程节点命名的合法性来源其实只需一个：每一代晶体管数量翻倍。但即便如此，杀红了眼的晶圆厂也不会就此罢手。 人们慢慢发现，不同晶体厂关于“翻倍”的规范居然也是不同的。 以14纳米向10纳米的过渡为例，英特尔与三星、台积电就呈现了定名道路的争议。英特尔为了恪守摩尔定律规则，坚持将随后的两代芯片连续命名14+与14++，就此得名“牙膏厂”的雅称。而三星和台积电则直接将产品命名为10纳米，迎合了C端消费市场的换代审美。 但当时两个阵营的芯片才干差距尚没有代际级的差距，于是就呈现了芯片历史上有趣的一幕： 同样制程名字下，英特尔似乎比同类抢先了一代；但台积电与三星下一代来临的速度，似乎抢先了英特尔不止一代。 当时有不少媒体和机构都指出，假如依照台积电和三星的规范，英特尔14纳米+产品线其实能够被称作12纳米。而英特尔随后推出的10纳米芯片，其表示以至部分优于台积电7纳米。英特尔也在媒体沟通会上，拿出了大大的10纳米制程的参数对比表格，暗示友商不讲武德 [5]。 但当英特尔完成10纳米量产的时分，台积电5纳米产线都曾经在树立中了。
图源：同名不同姓，参数差了一代|图源:EDN China [5] 纳米制程推出的目的之一，其实是让不同的晶圆厂，都能够在同一个规范体系下定名。但“各说各话”的定名方式，又客观上解构了规范。 纳米节点命名从效劳摩尔定律的“公式”，变成了效劳晶圆厂自身节点规划的“术语”。 这种随意性能够体往常本文开头时，媒体关于1纳米、2纳米芯片的宣传上。台积电所说的1纳米芯片，在摩尔定律的表格上实指18埃米制程。但曾经没有人真的在乎这套天马行空的制程命名方式了： 1.8纳米制程，痛快又被抹零成为了1纳米… 这种越来越具有误导性的营销话术，很容易招致普通民众对芯片制造才干的误解。 一方面，普通人很容易对人类自身的资料技术工艺得出过于达观、超出实践的印象；另一方面，随着制程名字越来越夸大，普通人也很容易得出“芯片制程展开走到极致”的达观结论——究竟假如哪一天制程命名方式曾经接近原子大小了，难道我们要切开原子核来制造晶圆吗…
图源：unsplash 后摩尔时期 在过去二十年的时间里，人们无数次地讨论摩尔定律的死亡与持续。而这种讨论的实质，其潜台词都指向了对摩尔定律的了解上。 支持者以为，晶体管数量大致坚持了翻倍的趋向，故摩尔定律依然生命力旺盛；而反对者以为，摩尔定律首先应该是一个成本公式，暗含着IT技术的普惠性。 极端一点说，假如我们在实验室里造出小批量的、极端昂贵、但晶体管密度极高的芯片（事实上曾经存在于很多大学实验室里），这一定跟摩尔定律没有任何关系。 纳米制程节点、而非晶体管密度，在早期能够代表摩尔定律的展开，就隐含了对这种技术均衡性的追求。纳米命名方式与实践制程的各奔前程，其实自身就标记乌托邦式的摩尔定律开端解体——这自身就是摩尔定律的宿命，天下没有不散的宴席，技术的展开不可能是一条直线。 但纳米节点却表演了一种“遮羞布”式的角色，人们伪装摩尔定律还存在，却事实性地绕过了摩尔定律 [7]。 晶体管结构越做越复杂，中心越来越多，芯片大小越做越大。
图源：苹果 激进的进步姿势对环节各方都有着更高的请求： 于是我们发现芯片的控温越来越难了，明明是“5纳米”的芯片，却比“10纳米”烫得多； 我们慢慢发现旗舰芯片越来越贵了，对应终端设备的价钱也水涨船高了； 有媒体征引机构调研数据表示，各个工艺下芯片开发成本正在着呈几何级的增长： 28nm工艺4280万美圆→22nm工艺6300万美圆→16nm工艺需求8960万美圆。到了后期，芯片开发更是伟人的专场：7nm工艺2.486亿美圆→5nm工艺4.487亿美圆→3nm需求5.811亿美圆→2nm工艺需求7.248亿美圆 [8] 而这仅仅是芯片公司的开发成本，关于晶圆代工厂来说，产线的树立投资成本愈加昂扬。 树立一座28nm晶圆厂投资额达60亿美圆，但等到5nm晶圆厂投资额高达150亿美圆，而兴建一条3nm产线成本为150亿~200亿美圆 [9]。而台积电最近宣布投资的“1纳米”工厂，投资范围高达320亿美圆。 有风闻称，台积电3纳米芯片的报价将超越2万美圆；5纳米时期的报价还只需1.6万美圆，7纳米时不外1万美圆。 [13] 有多家海外科技媒体报道称，由于晶圆厂的报价真实过于昂贵，高通和联发科以至不扫除会弃用2纳米的芯片制程。
图源：英伟达 我们正处在一个“后摩尔时期”，进入一个全新的技术环境。 从这个角度来说，“纳米”则更像是这个时期的一个“史前传说”，它生动、古老、代表了美好时期的技术品德，但它却很难再回来了。 -------------- 参考资料： [1]《a better way to measure progress in semiconductors》，ieee spectrum [2]《Introduction to Microelectronic Fabrication processes》，NPTEL [3]《后FinFET时期的技术演进》，NicEda [4]《台积电预测：2023年半导体市场将下滑4%》，中国电子报 [5]《全球初次亮相10nm工艺，英特尔如何玩转工艺节点的数字游戏》，EDN China [6] Wikichip：3nm [7]《只用一周时间，摩尔定律就死了一次又活了回来》，品玩 [8]《抢跑2nm，能否操之过急？》，半导体产业纵横 [9]《Industry watch: The expensive semiconductor game》，DIGITIMES ASIA [10]《半导体制程，阅历了哪些严重的展开节点？》，知乎周报-端点星 [11]《芯片中的“层”，层层全解析》，芯论语 [12]《后FinFET时期的继任者》，半导体产业纵横 [13]《14万一片晶圆！台积电3nm工艺报价翻倍：苹果成最坚决客户》，雷科技 参与“中国IC独角兽联盟”，请点击进入 ----------------------- END----------------------- 重磅！主板IPO触及集成电路企业“即报即审，审过即发” 半导体衰退，比我们想象严重得多 深度聊下：近期半导体行业的趋向 我国光刻机展开怎样样了？ 半导体到底怎样了？ 美国芯片封锁：缘由、影响、及应对 是说芯语转载，欢送关注分享 |
名表回收网手机版
